宅内LAN回線を利用してEasyMeshを構築する際の手順をまとめておきます。
まず、auひかりの場合、ONUにホームゲートウェイ(BL900HW)のルーターしか接続できないので、WSR-1800AX4SのコントローラはMANUAL/AP、エージェントはMANUAL/WBで設定します。
また、BL900HWの無線LANを停止する前に、無線引っ越し機能(AOSS/WPS)でSSIDとキー情報をWSR-1800AX4Sのコントローラに設定します。(2.4GHz, 5GHzでそれぞれ行います）
つぎに、LANケーブルの接続は、ルーター(BL900HWのLANポート）->AP(WSR-1800AX4SのINTERNETポート)、AP(コントローラWSR-1800AX4SのLANポート)->WB(エージェントWSR-1800AX4SのLANポート）で接続する形になります。
最後に、WiFiのスループットはmoto g31の2.4GHzで30Mbps, 5GHzで300Mbps程度です。
IPP129N10NF2S, TTC004B, TTA004Bを用いた、LT1166によるUHC MOSFETアンプのバイアス設定と位相補償をまとめておきます。
こちらの記事を参考にしています。
9.5.4 DC Biasing techniques with emitter/source degeneration
ドミナントポールを88kHz(ゲイン段（A)の補償容量：C1=5pFで設定)にしています。
LT1363の積分回路は1kΩ, 220pFとしています。
LT1166の外部補償容量は10pFとしています。
ダーリントンドライバ(TTC004B, TTA004B)のエミッタ抵抗およびコレクタ抵抗は220Ωとして静止電流を16mAとしています。また、エミッタ抵抗のバイパスコンデンサは100pFとしています。
ゲートストッパーは220Ωにしています。
位相余裕とゲイン余裕は以下のようになりました。
D: PM@1.9MHz=78deg, GM@16MHz=-22dB
音は、IRF530N, IRF9530NのコンプリメンタリMOSFETアンプとの比較では、よりすっきりした感じです。
IRF530N, TTC004B, TTA004Bを用いた、LT1166によるMOSFETアンプのバイアス設定と位相補償をまとめておきます。
こちらの記事を参考にしています。
9.5.4 DC Biasing techniques with emitter/source degeneration
C3M0120090DによるAB級 SiC MOSFETアンプの回路設計の記事で、エミッタディジェネレーションによる準コンプリメンタリは、ゲイン20倍、電源レール+-48Vに対して、出力電圧の振幅が制限(+-20V程度)されていましたが、バイパスコンデンサ(100pF)をエミッタ抵抗(150Ω)につけると十分な出力電圧の振幅(+-30V程度)が確保できるようです。
また、電流源駆動段(C)の位相余裕を確保するために、ドミナントポールを30kHz(ゲイン段（A)の補償容量：C1=22pFで設定)にしています。
なお、ダーリントンドライバ(TTC004B, TTA004B)のエミッタ抵抗およびコレクタ抵抗は150Ωとして制止電流を30mA(1W)としています。
いつか機会があれば、試作して音も確認したいと思います。
IRF530N, IRF9530Nを用いた、LT1166によるMOSFETアンプの位相補償をまとめておきます。
こちらのリンクが参考になります。
良く使われる回路での高域特性限界: ４、フォロワ型アンプ出力段 （ﾀﾞｰﾘﾝﾄﾝの有無）
出力オフセットを安定させるために定数を一部見直しました。
まずLT1166の補償容量を100pFから10pFに変更しています。
また、ゲートドレインゾーベルの抵抗値を100Ωから220Ωに変更しています。
定数変更後の、出力電圧(D)の位相余裕とゲイン余裕は次のようになります。
PM=75deg@1.8MHz, GM=-21dB@26MHz
定電流源を変調するオペアンプ(LT1360)のゼロ周波数が15MHz付近にあるのと、ゲートドレインゾーベルのカットオフ周波数が3.3MHzなので、20-30MHzに変曲点が現れます。
IRF530N, IRF9530Nを用いた、LT1166によるMOSFETアンプの位相補償をまとめておきます。
こちらのリンクが参考になります。
良く使われる回路での高域特性限界: ４、フォロワ型アンプ出力段 （ﾀﾞｰﾘﾝﾄﾝの有無）
最終的な、LTSpiceによる回路図をしめします。
3段ダーリントンBJTアンプとほぼ同じですが、調整した箇所があります。
まず、電流源のエミッタ抵抗を68Ωにして、LT1166のItop/Ibottomを22mAに設定します。これで、矩形波の大信号入力時にもItop/Ibottom>4mAとなります。
次にバイアス回路（LT1166)の補償容量を100pF, 出力段(MOSFET)のゲート抵抗を100Ω、ゲートドレインゾーベルを100Ω, 220pFにそれぞれ設定します。
出力の位相余裕とゲイン余裕は次のようになります。
PM=69deg@1.9MHz, GM=-23dB@18MHz
なお、MOSFETの入力容量(Ciss)とフォワードトランスコンダクタンス(gfs)は以下の通りです。
IRF530: 920pF, 12S
IRF9530: 760pF, 3.2S
コンプリメンタリとはいってもかなり特性に違いがあります。
実際に試作してみましたが、音質としてはBJTアンプよりもやや太い感じです。
もちろん、ブートストラップ電源と出力段のバイパスコンデンサの違いによる影響もありますが。
部品数が3段ダーリントンBJTアンプよりも少ないので、こちらの方が手軽に製作できます。
2N5551, 2N5401, TTC004B, TTA004B, TTC5200, TTA1943を用いた、LT1166による3段ダーリントン(Triple)BJTアンプの位相補償をまとめておきます。
こちらのリンクが参考になります。
良く使われる回路での高域特性限界: ４、フォロワ型アンプ出力段 （ﾀﾞｰﾘﾝﾄﾝの有無）
最終的な、LTSpiceによる回路図をしめします。
まず、ドミナントポールを決める入力および増幅段の差動増幅回路（LT1360, Av=27dB）のCMRRの補償容量を5pFにしてfc=88kHzとなります。
次に、フィードフォワードを決める積分回路(LT1363)をfc(1kΩ, 220pF)=720kHzとしています。この入力抵抗の値はVosに影響するようです。
最後にバイアス回路（LT1166)の補償容量を330pFとして、セカンドポールを26MHzとしています。
出力の位相余裕とゲイン余裕は次のようになります。
PM: 81deg@2.0MHz
GM: -16dB@14MHz
2N5551, 2N5401, TTC004B, TTA004B, TTC5200, TTA1943を用いた、LT1166による3段ダーリントン(Triple)BJTアンプの発振対策をまとめておきます。
まず、LTSpiceによる回路図をしめします。
以前はプリドライバ段、ドライバ段、パワー段に1Ωのベースストッパーを入れていましたが、最終的にパワー段にだけベースストッパーとして1Ωを入れています。
次に、電源レールのデカップリングとして、ドライバ段のコレクタにfc(1Ω, 0.1uF)=1.6MHz、プリドライバ段のコレクタに10Ωを入れています。
最後に、ベースコレクタゾーベルとして、fc(47Ω, 220pF)=15MHzをパワー段のベースコレクタ間に入れています。
ここで、プリドライバ段、ドライバ段、パワー段のfT(トランジション周波数)とCob（コレクタ出力容量）は以下のとおりです。
BJT(fT(MHz), Cob(pF)) =
2N5551(300, 6.0)
2N5401(400, 6.0)
TTC004B(100, 12)
TTA004B(100, 17)
TTC5200(30, 145)
TTA1943(30, 240)
コンプリメンタリBJTとはいっても、特性差は顕著で、パワー段のコレクタ出力容量が支配的になります。
以下に出力（パワー段のエミッタ抵抗の合流地点）の過渡解析によるFFTをしめします。
無信号時は-200dB以下のノイズフロアとなっています。
小信号入力時でもSNは120dBあります。
LT1166のクローズドループのユニティゲイン周波数が1.3MHz低度なので、このような折り返しノイズになるようです。
また、BJTの出力容量に起因するピークが顕著に現れます。
大信号入力時でもSNは120dBあります。
奇数次の高調波が顕著に現れます。
2N5551, 2N5401, TTC004B, TTA004B, TTC5200, TTA1943を用いた、LT1166による3段ダーリントン(Triple)BJTアンプの最適バイアス抵抗のまとめです。
まず、LTSpiceによる回路図をしめします。
結論としては、プリドライバ段およびドライバ段のクロスオーバー時の電流波形とピーク時のコレクタ損失で決定しています。
アイドル時のプリドライバ段のエミッタ抵抗は470Ω(5.2mA)、ドライバ段のエミッタ抵抗は220Ω(5.7mA)、パワー段のエミッタ抵抗を0.22Ω(91mA)としています。
最大出力時のプリドライバ段とドライバ段のエミッタ抵抗を流れる電流波形のディップがなめらかになっています。
エミッタ抵抗を大きくするとこのディップが深くなって、波形が乱れます。
最大出力次のプリドライバ段とドライバ段のコレクタ損失の波形です。
プリドライバ段は上下非対称の正弦波となります。
また、ドライバ段はパワー段と同様の出力時のピークが凹んだ半波状の波形となります。
LLCコンバータ(LCS705)の周波数制御のビヘイビアモデルをLTSpiceでシミュレーションする方法をまとめておきます。
こちらのリンクが参考になります。
B sources (complete reference)
LTSpiceモデルのポイントとしては、ビヘイビア電源に必要な関数を定義しています。
.param CVI=0.024 DTIME=420n VGATE=10
.func itof(i)=CVI*i
.func tper(f)= time/f
.func saw(f)= tper(f)-int(tper(f))
.func pwm(f)=if(saw(f) , VGATE, 0)
.func dly(f)=delay(pwm(f), DTIME)
itof(i): 周波数制御信号（LCS705のFBピン）の入力電流(A)を周波数制御電圧(V)に変換する。
tper(f): 周波数(Hz)を周期(sec)に変換
saw(f): 周期からのこぎり波(0-1V)を生成
pwm(f): のこぎり波から矩形波(0-10V)を生成
dly(f): デッドタイムだけ遅れた波形を生成
pwm(f)とdly(f)からANDとNORでデッドタイムを反映したハイサイドおよびローサイドの駆動波形を生成しています。
LTSpiceの回路図です。2次側の電圧検出をシャントレギュレータ(TL431)で行い、オプトカプラ(TLP2304)を利用して、1次側のFBピン(LCS705)を駆動しています。
LTSpiceの過渡解析の結果です。
2次側出力電圧（緑）、
FB電流（青）
をプロットしています。
FB電流が500uA-400uA(120kHz-100kHz)に変化して、出力電圧が制御されていることがわかります。
オープンデザイン・オーディオ 