MOSFETのゲート抵抗と周波数特性

ルネサスのパワーMOS FET の特性(R07ZZ0009JJ0300)を読んでいて、

気が付いたことをまとめておきます。

MOSFETの発振対策としてゲート抵抗(ゲートストッパー)を入れますが、

経験則としての値がほとんどです。

以下、「ソースフォロワ回路における発振現象の解析」を引用しておきます。

 

10. ソースフォロワ回路における発振現象の解析<ご参考>
ソースフォロワ回路における発振現象の解析は多く行われていますが,

ソースフォロワ回路の入力インピーダンスの実数部が負になり,
虚数部が0 になる周波数で発振するという解析がもっとも一般的です。

図 51 にパワーMOS FET ソースフォロワ回路の簡略した等価回路を示します。

異常発振を防止するためにはゲート抵抗RG を付加して,
この等価回路の入力インピーダンスに負性抵抗が生じるようにするのが有効となります。

しかし,この方法はパワーMOS FET の周波数特性を悪くするとい
う欠点がありますので,
設計に際しては異常発振に対する安定度と特性のバランスを取りながらゲート抵抗を入れる必要があります。

図 52 にゲート抵抗をパラメータとしたソースフォロワ回路の周波数特性を示します。

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多層空芯コイルの設計

スピーカー及びケーブルの容量性負荷の影響を避けるために、

オーディオ・パワーアンプの出力にアイソレーターとして

1uHのコイルと10Ωの抵抗を並列に接続しています。

 

このコイルには歪みを避けるために空芯コイルが使われますが、

単純な一層のソレノイドの例が多いようです。

 

調べたところ、

多層の空芯コイルの最適設計の例として、

Brooks Coilがあります。

 

実際には、ボビンの寸法と銅線の太さで巻数が決まってくるので、
なかなか面倒です。

EPCOS Databook 2013: Ferrites and Accessoriesより引用

MOSFETの貫通電流対策

APPLICATION NOTE: AN003
Using Enhancement Mode GaN-on-Silicon Power FETs
を読んでいて気が付いたことをまとめておきます。

GaN MOSFETはトランスコンダクタンスが大きいため、
ゲートゾーベル、ゲート抵抗、ドライバのエミッタディジェネレーションの調整をきちんと行わないと、
最大入力での矩形波応で貫通電流が容易に発生します。

SPICEシミュレーションで容易に確認できますが、現象をきちんと理解するために、以下の記述を引用しておきます。

dv/dt Immunity

A high, positive-voltage slew rate (dv/dt) on the
drain of an off-state device can occur in both hard and
soft-switching applications,
and is characterized by a quick charging of the device’s capacitances as depicted in Figure 6.


During this dv/dt event, the drain-source capacitance (CDS) is charged.
Concurrently, the gate-drain (CGD) and gate-source (CGS)
capacitors in series also are charged.
If unaddressed, the charging current through the CGD capacitor will flow through and charge CGS beyond VTH and turn
the device on.
This event, sometimes called Miller turn-on and well known to MOSFET users, can be very dissipative.

To determine the dv/dt susceptibility of a power device,
a Miller charge ratio (QGD/QGS1),
as a function of drain-to-source voltage,
needs to be evaluated.
A Miller ratio of less than one will guarantee theoretical dv/dt immunity [1].
In Figure 7, the large reduction of Miller ratios in EPC’s latest generation eGaN FETs is shown,
reduced by at least a factor of twoand resulting in the entire product line falling below a value of 1 at half their rated voltage.

Also plotted, as triangular dots,
in Figure 7 are Miller ratios for current silicon MOSFETs which in general are much higher.

di/dt Immunity

A rising current through an off-state device,
as shown in Figure 8,

will induce a step voltage across the common-source inductance (CSI).
This positive voltage step will induce an opposing voltage across
CGS.


For a rising current, this causes the gate voltage to be driven to a negative value and,
with insufficient damping of the off-state gate loop LCR resonant
tank,
this initial negative voltage step across the gate could induce positive ringing
and cause an unintended turn-on and shoot-through as shown in
Figure 9.


It is possible to avoid this type of di/dt turn-on by sufficiently damping the gate turn-off loop,
although some level of undershoot may be preferred as described in the dv/dt immunity case above.
However, increasing the gate turn-off power loop damping through an increase in gate pulldown resistance would negatively impact dv/dt immunity.
Thus, adjusting gate resistance alone for devices with marginal Miller charge ratios may not be enough to avoid di/dt and/or dv/dt turn-on.
A better solution is to limit the size of the CSI through improved packaging and device layout.
This is accomplished by separating the gate and power loops to as close to the GaN device as possible,
and minimizing the internal source inductance of the GaN device, which will remain common to both loops.

MOSFET のゲート駆動特性

アプリケーション・ノート:AN-937
を読んでいて気が付いたことをまとめておきます。
目次より:
1. ゲート駆動とベース駆動
2. ゲート電圧の制約
3. ゲート回路のインピーダンス
4. TTLからの標準HEXFETの駆動
5. C-MOSからの標準HEXFETの駆動
6. 線形回路からのHEXFETの駆動
7. 接地を基準としない駆動回路
8. ロジックレベルHEXFETの駆動要件とスイッチング特性
9. 分離ゲート駆動電源を生成する単純で低コストの方法
10. ゲート・ドライバとしての光電発電機
11. 共振ゲート駆動手法
特に3. ゲート回路のインピーダンスの章が、
ターン・オン、ターン・オフ時の寄生容量の振る舞いを理解するのに役立ちます。
以下、少し長いですが、引用しておきます。
デバイスがリニアモードで動作する場合、
ゲート駆動回路からの大電流によりミラー効果の影響が最小限になり、
このステージの帯域幅が改善され、高調波歪みを低減できます。
これについては、図 3 および図 5 に示すように、
ターン・オンおよびターン・オフ時のクランプ・インダクティブ負荷の
基本スイッチング波形を分析することによってより深く理解することができます。
図 3 はターン・オン期間中のドレイン電流、
ドレイン-ソース間電圧、
ゲート電圧を示しています。
時間 t0 で、駆動パルスが立ち上がり始めます。
t1 で HEXFETのしきい電圧に達し、ドレイン電流が増加し始めます。
この時点で、ゲート-ソース間電圧波形を元の「経路」から逸脱させる 2 つの事象が発生します。
まず、ゲート回路に共通するソースと直列にあるインダクタンス(共通ソース・インダクタンス)は、
ソース電流増加の結果として誘導電圧を発生します。
この電圧は印加されたゲート駆動電圧を打ち消し、
ゲート-ソース端子間に直接現れる電圧の上昇速度を低下させます。
これにより、ソース電流の上昇速度が低下します。
これは負の帰還効果です。
つまり、ソースの電流増加により反作用電圧がゲートに発生し、
電流の変化を妨げる傾向があります。
ゲート-ソース間電圧に影響する 2 つ目の要因は、
いわゆる「ミラー」効果です。
t1 から t2 の期間では、
ドレインと直列の「非クランプ」浮遊回路インダクタンスで電圧がある程度降下し、
ドレイン-ソース間電圧が降下し始めます。
降下中のドレイン-ソース間電圧はドレイン-ゲート間キャパシタンスに反映され、
そのキャパシタンスを通じて放電電流を引き込み、
駆動回路上の実効キャパシタンス負荷を増加させます。
これにより、駆動回路のソース・インピーダンスでの電圧降下量が増加し、
ゲート-ソース端子の間に現れる電圧の上昇速度が低下します。
ゲート駆動回路のインピーダンスが低いほど、この効果は小さくなることは明らかです。
これは、負の帰還効果でもあります。
つまり、ドレインの電流を増加させると、ドレイン-ソース間電圧が降下します。
この電圧降下はゲート-ソース間電圧の上昇を遅くし、
ドレイン電流の増加を妨げる傾向があります。
これらの効果を図4 に図示します。
この状態は、HEXFETの電流がフリーホイール・ダイオードを流れている
電流IM のレベルまで上昇する期間t1~t2 にわたって継続します。
また、フリーホイール・ダイオードの逆回復する次の期間 t2~t3 も継続します。
最後に時間 t3 では、フリーホイール・ダイオードが電圧を支え始め、
その一方でドレイン電流とドレイン電圧は降下し始めます。
ドレイン電圧の降下速度はほぼミラー効果のみによって制御されるようになり、
平衡状態に達します。
この状態では、ドレイン電圧は、ゲート-ソース端子間電圧が負荷によって決められた
ドレイン電流レベルを満たすために必要なだけの比率で降下します。
ゲート-ソース間電圧がフリーホイール・ダイオードの回復電流の降下につれて降下し、
その後ドレイン電圧の降下中に負荷電流に対応したレベルに一定に保たれるのはそのためです。
明らかに、ゲート駆動回路のインピーダンスが低いほど、
ドレイン-ゲート間自己キャパシタンスによる放電電流が高くなり、
ドレイン電圧とスイッチング損失の降下時間が短くなります。
最後に、時間 t4 では、HEXFETは完全に通電状態になり、
ゲート-ソース間電圧は印加された「開回路」の値に向かって急速に上昇します。
ターン・オフ期間にも同様の事柄が当てはまります。
図 5 は、図 4 に示した回路の HEXFETの、
ターン・オフ期間中の理論上の波形を示しています。
to では、ゲート駆動が降下し始めます。
この降下は、ゲート電圧がドレイン電流を維持するレベルに達し、
デバイスがリニアモードの動作に切り替わる tl の時点まで続きます。
その後、ドレイン-ソース間電圧が上昇し始めます。
ミラー効果はドレイン電圧の上昇速度を制御し、
ゲート-ソース間電圧を一定のドレイン電流に対応するレベルで保持します。
この場合も、駆動回路のインピーダンスが低いほど、
ドレイン-ゲート間キャパシタンスへの充電電流が高くなり、
ドレイン電圧の上昇時間が短くなります。
t3 では、ドレイン電圧の上昇が完了し、
ゲート-ソース間回路インピーダンスによって決定された速度で
ゲート電圧とドレイン電流が降下し始めます。
これまで、優れたスイッチング性能の実現における
低いゲート駆動インピーダンスの重要性と
その理由について説明してきました。
ただし、スイッチング性能が大きく関係していないときでも、
ゲート駆動回路のインピーダンスを最小限に抑え、
ゲートの不要な電圧過渡をクランプすることが重要です。

 

図 6 では、一方の HEXFETをターン・オンまたはターン・オフすると、
同じレッグ上にある他方のデバイスのドレイン-ソース間に電圧ステップが印加されます。
この電圧ステップはゲート-ドレイン間キャパシタンスを通してゲートに結合し、
瞬間的にデバイスをターン・オンする十分な大きさになることがあります(dv/dt 誘導ターン・オン)。
低いゲート駆動インピーダンスにより、
ゲートに結合される電圧をしきい値未満に保つことができます。

D級オーディオ用ゲート駆動回路のプリント回路基板レイアウト

アプリケーション・ノート: AN-1135
D級オーディオ用ゲート駆動回路のプリント回路基板レイアウト
を読んでいて気が付いたことをまとめておきます。

電流ループと接地プレーンの考察が特に参考になります。

目次より:

0 はじめに

0-1 プリント回路基板とD級オーディオ特性
0-2 部品の配置
0-3 電流ループ
0-4 共通インピーダンス

1 D級パワー段のレイアウト

1-1 主要部品の配置法
1-1-1 配置が特性の最大化を決める
1-1-2 雑音の考察
1-1-3 熱的考察
1-1-4 主要部品の配置

1-2 ゲート駆動段のレイアウト法

1-2-1 MOSFETのゲート駆動の電流ループ
1-2-2 ゲート駆動信号の配線のレイアウト法
1-2-3 バイパス・コンデンサの配置

1-3 MOSFETと電力経路のレイアウト法

1-3-1 電力経路の電流ループ
1-3-2 過電流検出
1-3-3 共通インピーダンス

2 接地の2つの概念

2-1 スター接地の考え方
2-2 接地プレーンの考察
2-3 シールド

電源ノイズ対策とデカップリング

デジタルICの電源ノイズ対策・デカップリング Application Manual
を読んでいて気が付いたことをまとめておきます。

デカップリング(バイパス)のため、コンデンサを組み合わせる際に問題となる

反共振に対する具体的な設計方法が書かれていて、参考になります。

目次より:

6. 電源電圧変動の抑制
6.1 電源インピーダンスと電圧変動の関係
6.2 コンデンサがあるときの電圧変動
6.3 並列コンデンサによるスパイクの抑制
6.4 低ESL コンデンサによるスパイクの抑制
6.5 パルス幅が長いときの電圧変動

7. 電源インピーダンス抑制のためのコンデンサの配置
7.1 IC からみた電源インピーダンス
7.2 IC からみた電源インピーダンスの簡易推定
7.3 IC 直近のコンデンサの配置可能な範囲
7.4 最大許容配線長lmax の目安

8. コンデンサを組み合わせたPDN の構成
8.1 デカップリングコンデンサの階層配置
8.2 PDN のインピーダンス
8.3 コンデンサの階層配置
8.4 PCB 上のターゲットインピーダンス
8.5 バルクコンデンサ
8.6 ボードコンデンサ
8.7 コンデンサの容量設計
8.8 極低インピーダンスのPDN を作るには

高速オペアンプの基板レイアウト

High Frequency Amplifier Evaluation Board – Design Note 50
を読んでいて、気が付いたことをまとめておきます。

Ground Plane Voids:
Certain components and circuit nodes are very sensitive to stray capacitance.
Two good examples are the summing node of the op amp and the
feedback resistor.
Voids are put in the ground plane in these areas to reduce stray ground capacitance.

グランドプレーンを取り除く:
オペアンプのサミングノードと帰還抵抗は寄生容量に対して非常に敏感なので、
これらの領域はグランドプレーンを取り除いて、寄生容量の影響を削減する。

Separation of Input and Output Grounds:
Even though the ground plane exhibits a low impedance, input and output grounds are still separated.
For example, the termination resistors (R3 and R7)
and the gain-setting resistor (R1) are grounded in the vicinity of the input connector.
Supply bypass capacitors (C1, C2, C4, C5, C7, C8, C9, and C10)
are returned to ground in the vicinity of the output connectors.

入力と出力のグランドの分離:
終端抵抗とゲイン設定抵抗は入力コネクターの近くにグランドを取る。
電源バイパスコンデンサは出力コネクタの近くにグランドを取る。

GaN MOSFETアンプのハイレゾ対応と位相補償

ハイレゾ音源として24bit/192kHzを想定します。

すると、パワーアンプとしては、

周波数特性を100kHzまで伸ばす必要がでてきます。
また、歪率も悪化し、ゲイン余裕(6dB)と位相余裕(60度)が厳しくなるので、

定数の見直しが必要になります。

 

GaN MOSFETアンプの定数を詰めた結果のボーデ線図と回路図をしめします。

調整個所としては、まず、入力・増幅段のオペアンプ(U1)の位相補償コンデンサを3pFにします。
これでドミナントポールが100kHzになります。

 

次に、V/I変換のオペアンプ(U3)の入力抵抗を2.4kΩから1.2kΩに、位相補償コンデンサを68pFにします。
これでゼロ周波数が1MHzになります。

 

続いて、ゲートストッパーと

ローインピーダンスドライブのオペアンプ(U2)のトップとボトムの出力抵抗を150Ωにします。
これで、矩形波応答の寄生発振を回避します。

 

最後に、ドライバ段のエミッタ縮退の抵抗値を27Ωにします。
これでバイアス電流が100mA程度になり、

出力段のMOSFETのゲート電荷の引き抜き速度が上がるため、

歪率が向上します。

 

最終的な歪率(THD20)は
0.001696%(8Ω負荷)
0.001904%(4Ω負荷)
0.002739%(2Ω負荷)
となりました。