BTL-ZVS D級アンプの基板設計

BTL-ZVS D級アンプの基板を設計しました。

保護回路として、UVPとDCPも実装しています。

基板面積を削減するために1回路のインバータ(SN74LVC1G04 Single Inverter Gate)

を使用します。

部品のレイアウトと配線の引き回しはこんな感じです。BTL_ZVS_brd

基板上面は電源(+5V, -5V, 12V(VCC), PGND)、スイッチングノードで埋めています。BTL_ZVS_top

基板下面は、電源(+50V, -50V, SGND)、スイッチングノード、パワーノードで埋めています。BTL_ZVS_btm

 

 

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PSFBとZVS-BTLの関係

これまでPSFB-ZVSによるClass Dアンプの設計を進めてきましたが、

PSFBをD-FlipflopとXORで実装すると、

PWM入力が分周されてしまうため、

アナログ回路ではフィードバックが困難なことがわかってきました。

 

理解を深めるために、

PSFBとFB-PWMのスライドを

Power Converter Topology Trends

から引用します。

PSFBでは、

左右のハーフブリッジのゲート信号をPhase Shiftして、

オーバラップすることで、

赤の期間(Freewheel)を生成して、

ソフトスイッチしていることがわかります。

 

一方、

このオーバラップをデッドタイムで置き換えると、

通常のFull Bridge(BTL)に相当することがわかります。

つまり、ZVS-BTLではデッドタイムが

実質的なFreewheel期間になっています。

 

BTLは、PSFBのように論理回路(D-Flipflop, XOR)を用いずに、

コンパレータのコンプリメンタリ出力で左右の

ブリッジをドライブする形で簡単に実装でき、

プロパゲーションディレイもハーフブリッジ構成と変わりません。

 

また、

ZVSのためには、

デッドタイムを細かく調整できるゲートドライバが必要です。