LT1363のフィードフォワードによるLT1166の位相補償

まず、LT1166のデータシートから位相補償に関する部分を引用します。

 

周波数補償および安定性

 

入力相互コンダクタンスは入力抵抗RINと

32:1電流ミラーQ3/Q4およびQ5/Q6によって設定されます。

抵抗R1およびR2はRINの値と比較して小さくなります。

RINの電流はQ4またはQ6の電流の32倍になり、

外部補償コンデンサCEXT1とCEXT2をドライブします。

これら2つの入力信号経路が並列になって、

下記の相互コンダクタンスを与えます。

gm=16/RIN

 

利得バンド幅は以下のとおりです。

GBW = 16/2π(RIN)(CEXT)

出力デバイスの速度に応じて、

標準値はRIN=4.3k、CEXT1=CEXT2=500pFであり、

1.2MHzの-3dBバンド幅が得られます(標準性能特性曲線を参照)。

 

不安定動作を回避するには、

図1に示すとおり優れた電源バイパスを実現することが重要です。

大容量電源バイパス・コンデンサ(220μF)を使用し、

電源リードを短くすれば、これらの高電流レベルでの不安定性を解消できます。

 

出力デバイスのゲートと直列に100Ω抵抗(R2およびR3)を接続すれば、

図1の100Ω抵抗R1およびR4と同様に、

100MHz領域での発振が停止します

 

次に、100Wオーディオパワーアンプに関する部分を引用します。

100Wオーディオ・パワー・アンプ

低歪みオーディオ・アンプの詳細を図19に示します。

CMRR特性が優れている理由からLT1360(U1という名前
が付けられている)が選択され、

サスペンデッド電源モードにて-26.5V/Vの閉ループ利得で動作します。

U1の±15V電源は、D点の出力で効果的にブートストラップされ、

図14に示すとおり構成されます。

VINに3VP-P信号が入力されると、

A点では出力に80VPPの信号が現れます。

抵抗7~10は、U1の利得を-26.5V/Vに設定し、

C1はU1のCMRRで生成される追加極を補償します。

 

回路の残りの部分(A点からD点)は、

超低歪みのユニティ・ゲイン・バッファになります。
ユニティ・ゲイン・バッファの主要部品は

U4(LT1166)です。

このコントローラには2つの重要な機能があります。

すなわち、R20とR21の電圧積を一定に維持しながら、

M1とM2のゲート間のDC電圧を変化させること。

そして、電流制限を行って、

短絡時にM1とM2を保護することです。

U3の役割は、M1とM2のゲートをドライブすることです。

このアンプの実際の出力は、

一見したところ考えられる点Cではなく電源ピンです。

R6を流れる電流を使用して電源電流を変調し、

VTOPおよびVBOTTOMをドライブします。

 

U3の出力インピーダンス
(電源ピンを通した)は非常に高いため、

20kHzでの歪みを非常に低く抑えるのに必要な速度と精度で

M1およびM2の容量性入力をドライブすることはできません。

 

U2の目的は、低出力インピーダンスを通して、

M1およびM2のゲート容量をドライブし、

M1およびM2の相互コンダクタンスの非直線性を低減することです。

R24とC4は、U2がU3とU4を管理しなくなるが、

利得が1になると自身を管理するような周波数よりも

高い周波数を設定します。

R1/R2とC2/C3はCMRRフィードスルーに対する補償部品です。

 

位相補償に関しては、

C1でドミナントポール

R5とC5でポールスプリッティング

R24とC4でフィードフォワード

それぞれ調整できます。

制御の観点からは、こちらが参考になります。

Internal and External Op-Amp Compensation:A Control-Centric Tutorial

 

次に、SiC MOSFETアンプにおける、

C1=10p, R5=510, C5=3300p, C4=22p, R24={2.4k, 4.7k}

でのLT SpiceによるAC解析の結果を示します。

R24=2.4kの時は、

U3の位相がどんどん遅れてしまうことがわかります。

R24=4.7kの時は、

U2, U3, U4のユニティゲイン(0dB, 1.3MHz)での

位相が90degと十分な位相余裕を確保できます。

 

試作機では大音量で安定性の問題が起きたので、

大容量電源バイパス・コンデンサ

C13/C15を22uFから470uFに増やしました。

また、ドライバ段のベースストッパーは100Ωに戻して、

ドライバ段(MJE15032/MJE15033)はIq=70mA、

出力段(C3M0280090D)はIq=200mAに

それぞれ設定しています。

エージングが進むにつれて、

音はますます魅力的になっています。

 

LT1360のV/I変換によるシャント・レギュレータ駆動LT1166の位相補償

C3M0280090DによるSiC MOSFETアンプで使用している、

LT1360のV/I変換によるシャント・レギュレータ駆動LT1166の

位相補償についてまとめておきます。

 

まず、ポイントとなる図と説明をLT1166およびLT1360のデータシートから引用します。

 

シャント・レギュレータのドライブ

入力相互コンダクタンス段をドライブせずに、シャン
ト・レギュレータを直接電流ドライブすることができま
す。この方法には速度が向上する利点があり、gm段を
補償する必要がなくなります。ピン2をフロートさせる
と、LT1166を帰還ループの内側に置き、バイアス電流
源を通してドライブすることができます。入力相互コン
ダクタンス段はバイアスされたままで、回路動作に影響
を与えることはありません。図7のRLを使用すれば、入
力信号でオペアンプの電源電流を変調することができま
す。このオペアンプは、電源リードを電流源出力とする
V/Iコンバータとして機能します。負荷抵抗とオペアン
プの正入力は、LT1166の出力に接続され、AV=1V/Vと
するために帰還されます。コンデンサCFはITOPと
IBOTTOM間の不整合による出力VOSをなくし、DCにポー
ルを形成し、1/RFCFにゼロを形成します。MOSFETの位
相がループの安定性を低下させる前に、オペアンプの利
得が-1V/Vとなるようにゼロ周波数を選択します。

Circuit Operation
The LT1360 circuit topology is a true voltage feedback
amplifier that has the slewing behavior of a current feedback
amplifier. The operation of the circuit can be understood
by referring to the simplified schematic. The inputs
are buffered by complementary NPN and PNP emitter
followers which drive a 500W resistor. The input voltage
appears across the resistor generating currents which are
mirrored into the high impedance node. Complementary
followers form an output stage which buffers the gain
node from the load. The bandwidth is set by the input
resistor and the capacitance on the high impedance node.
The slew rate is determined by the current available to
charge the gain node capacitance. This current is the
differential input voltage divided by R1, so the slew rate is
proportional to the input. Highest slew rates are therefore
seen in the lowest gain configurations. For example, a 10V
output step in a gain of 10 has only a 1V input step,
whereas the same output step in unity gain has a 10 times
greater input step. The curve of Slew Rate vs Input Level
illustrates this relationship. The LT1360 is tested for slew
rate in a gain of –2 so higher slew rates can be expected
in gains of 1 and –1, and lower slew rates in higher gain
configurations.
The RC network across the output stage is bootstrapped
when the amplifier is driving a light or moderate load and
has no effect under normal operation. When driving a
capacitive load (or a low value resistive load) the network
is incompletely bootstrapped and adds to the compensation
at the high impedance node. The added capacitance
slows down the amplifier which improves the phase
margin by moving the unity-gain frequency away from the
pole formed by the output impedance and the capacitive
load. The zero created by the RC combination adds phase
to ensure that even for very large load capacitances, the
total phase lag can never exceed 180 degrees (zero phase
margin) and the amplifier remains stable.

LT1166のシャントレギュレータのドライブの説明によると、

コンデンサCFはITOPとIBOTTOM間の不整合による出力VOSをなくし、

DCにポールを形成し、1/RFCFにゼロを形成します。

MOSFETの位相がループの安定性を低下させる前に、

オペアンプの利得が-1V/Vとなるようにゼロ周波数を選択します。

とあるので、

ゼロ周波数で位相補償できることがわかります。

また、DCのポールはCFで決定されるので、

ゼロ周波数はRFで決定することにします。

 

また、LT1360の回路動作の説明によると、

The slew rate is determined by the current available to charge the gain node capacitance.

This current is the differential input voltage divided by R1,

so the slew rate is proportional to the input.

Highest slew rates are therefore seen in the lowest gain configurations.

For example, a 10V output step in a gain of 10 has only a 1V input step,
whereas the same output step in unity gain has a 10 times greater input step.

The curve of Slew Rate vs Input Level illustrates this relationship.

とあるので、

RFを小さくすると、

ゼロ周波数とスルーレートが

それぞれ大きくなることがわかります。

 

LT SPICEによるシミュレーションと試作による確認で、

最終的なLT1360の定数は、

RL=150Ω, Rin=1kΩ, RF=510Ω, CF=3300pFとしました。

緑が位相補償調整後(RF=510Ω),

青が位相補償調整前(RF=3.3K)のLT1360の出力です。

 

位相補償調整後は、

位相余裕=85deg、

ゲイン余裕=9.9dBと十分な値となっています。

 

UHC MOSFETアンプのSPICEシミュレーション

FQH44N10の方がトランスコンダクタンスが大きく、

入力容量がやや小さく、

ターンオン時間とターンオフ時間の差が小さいですが、

SPICEモデルが提供されていないので、

OnSemi(Fairchild) FQH8N100CによるUHC MOSFETアンプのSPICEシミュレーションモデルを示します。

ゲイン(R9=9.31kΩ, 23dB)、フィードスルー(C2, C3=220pF) 、位相補償(R5=1.2kΩ, C5=4700pF)に設定しています。

周波数特性は91kHz、THD20=0.000759%となっています。

20kHz矩形波応答もまずまずです。

 

 

容量性負荷とスルーレートの関係

Lt1166のデータシートから100Wオーディオパワーアンプの回路図を引用します。

この回路の

ユニティゲインバッファ段:U2(LT1363), U3(Lt1360), U4(LT1166)のM1とM2のゲート容量に対する

出力抵抗(R16,R13=30Ω)とゲート抵抗(R18,R15=100Ω)に関連する記述

(パルスフィデリティをよくするために出力抵抗を伝送路の特性インピーダンスと一致させる)と

電圧増幅段:U1(LT1166)のM1とM2の出力容量と帰還容量に対するゲインとスルーレートの関係に関連する記述

(スルーレートを上げるにはゲインを下げる)を

 

LT136o/L1363のデータシートから引用します。

Capacitive Loading

The LT1360 is stable with any capacitive load.

This is accomplished by sensing the load induced output pole
and adding compensation at the amplifier gain node.

 

As the capacitive load increases,

both the bandwidth and phase margin decrease

so there will be peaking in the frequency domain

and in the transient response

as shown in the typical performance curves.

The photo of the small signal response with 500pF load shows 60% peaking.

The large-signal response with a 10,000pF load shows

the output slew rate being limited to 5V/ms by the short-circuit current.

 

Coaxial cable can be driven directly,

but for best pulse fidelity a resistor of value equal to the characteristic
impedance of the cable (i.e., 75W) should be placed in series with the output.

The other end of the cable should be terminated with the same value resistor to ground.

Circuit Operation

The LT1360 circuit topology is a true voltage feedback amplifier

that has the slewing behavior of a current feedback amplifier.

The operation of the circuit can be understood by referring to the simplified schematic.

The inputs are buffered by complementary NPN and PNP emitter followers

which drive a 500W resistor.

The input voltage appears across the resistor generating currents

which are mirrored into the high impedance node.

Complementary followers form an output stage

which buffers the gain node from the load.

The bandwidth is set by the input resistor and the capacitance

on the high impedance node.

 

The slew rate is determined by the current available to charge the gain node capacitance.

This current is the differential input voltage divided by R1,

so the slew rate is proportional to the input.

Highest slew rates are therefore seen in the lowest gain configurations.

For example, a 10V output step in a gain of 10 has only a 1V input step,
whereas the same output step in unity gain has a 10 times greater input step.

The curve of Slew Rate vs Input Level illustrates this relationship.

The LT1360 is tested for slew rate

in a gain of –2 so higher slew rates can be expected in gains of 1

and –1, and lower slew rates in higher gain configurations.

The RC network across the output stage is bootstrapped
when the amplifier is driving a light or moderate load

and has no effect under normal operation.

When driving a capacitive load (or a low value resistive load)

the network is incompletely bootstrapped

and adds to the compensation at the high impedance node.

The added capacitance slows down the amplifier

which improves the phase margin

by moving the unity-gain frequency away from the pole formed

by the output impedance and the capacitive load.

The zero created by the RC combination adds phase

to ensure that even for very large load capacitances,

the total phase lag can never exceed 180 degrees (zero phase margin)

and the amplifier remains stable.

容量性負荷ドライブ時のゲインのピークを抑える方法

AN884 オペアンプによる容量性負荷の駆動に、

シャント抵抗を使って容量性負荷による応答ピーキングを低減する方法がしめされています。

 

具体的な応用としてはLT1166のシャントレギュレータを

LT1360でカレントソースドライブする際の応答ピーキングを低減するのが目的になります。

LT1166のデータシートからカレントソースドライブの回路図を引用します。

ここでRIN=1kΩ, RL=150Ωは固定とします。

RfとCfの値を応答ピーキングが0dBになるように決定するのが目標です。

LT1360のデータシートから周波数応答と容量性負荷の図を引用します。

TPH3205WSBQAの入力容量が2200pFなので、

上下2つの容量性負荷によるDC電流の引き込み(LT1166のITOPと
IBOTTOM間の不整合による出力VOSに関連)を防ぐために、

Cf=4700pFとします。

 

Rf/RINでゲインが決まるため、SPICEシミュレーションで

Rf=6.8kΩ(6.8k/1k=16.7dB)が得られます。

 

LTspiceのAC解析の図を示します。

水色:Peak=-1.9dB(Rf=6.8kΩ, Cf=4700pF)

緑:Peak=1.8dB(Rf=3.3kΩ, Cf=3300pF)

出力容量と帰還容量による貫通電流とその対策

矩形波応答の出力電圧が20V(電源レールが+-45Vなので、

45Vを中心にVdsは振れている)を越えたあたりから、

特に下側のMOSFETのターンオフ時に大きな貫通電流が現れます。

いろいろ調べていくと、どうやらGaN MOSFETの

ドレインソース間容量(Cds=C0ss-Crss, tfに関連)とゲートドレイン間容量(Cgd=Crss, td(off)に関連)が、

ドレインソース間電圧(Vds)20Vから0Vにかけて急激に増大する特性に起因しているようです。

TPH3205WSBQAとFQH44N10の容量特性を引用します。

この貫通電流はものすごいノイズやMOSFETおよびスピーカーの破壊の原因となるため、

対策が必要です。

 

しかしながら、入力段のゲインを26dBから20dBに下げて、

1.5Vの入力信号時に出力電圧が20Vにすることで対処するのが現実的なようです。

 

副次的に周波数特性が90kHzまで伸びますが、

出力は8Ω, 50Wとなります。

 

ソース帰還とソース接地回路

SEPP準コンプリメンタリのMOSFETアンプの出力段は、

上側がドレイン接地回路で下側がソース接地回路でユニティゲインバッファとして動作しています。

このトポロジーをLT1166でバイアス調整および電流制限する場合、

電流検出抵抗が必要ですが、上側はソース抵抗(R32, R20)、下側はドレイン抵抗(R21, R31)となってしまいます。

このため、特に下側のフォールタイムが

ドレイン抵抗とゲートドレイン容量の時定数の影響を受けるため、

矩形波応答の波形が上下で揃わず、大きな貫通電流の原因になります。

 

そこで、上下ともソース抵抗とドレイン抵抗を同じ値で追加することにより、

ドレイン抵抗(R35,R31) とソース抵抗(R32, R36)の比が上下それぞれ1:1となり、

ソース帰還(ソースディジェネレーション)によるユニティゲインとなります。

(ここでは、R20,R21=15mΩはR31,R32,R35,R36=0.22Ωに比較して小さいため無視)

 

ゲインがやや下がり出力インピーダンスが抵抗値になりますが、
上下の応答が揃い線形性も増すため、歪率も向上します。

 

フォルドバック電流制限による出力MOSFETの保護

LT1166のデータシートにフォルドバック電流制限を追加する記述があるのですが、

設定値を決定する方法が出ていないため、SPICEシミュレーションで求めました。

図5に示すとおり、

電源からILIMピンに2本の抵抗(標準30k)を接続すれば、

通常または“矩形”電流制限に

フォルドバック電流制限を追加することができます。

矩形電流制限では、

最大出力電流はパワー・デバイス両端の電圧とは無関係です。

フォルドバック制限では、

単に出力電流が出力電圧に関係付けられます。

この方式では出力デバイスに消費電力の制限が課されます。

パワー・デバイスの電圧が大きくなるほど、

得られる出力電流が減少します。

これを図6に(図5の回路の)出力電圧対出力電流として示します。

GaN MOSFETアンプのSPICEシミュレーションモデルと

電圧制限(20V)、電流制限(6A)が

それぞれ作動したときの過渡応答を以下に示します。

+-45Vの電源と電流制限ピンとの間の抵抗は68kΩ、

電流検出抵抗は0.235Ω(タップダウンした15mΩのバイアス電流検出抵抗を含む)をトップとボトムそれぞれに設定して、

入力を1.5V, 20kHzの正弦波、出力負荷を4Ω(30V, 6Aの出力)とした場合と

入力を1.0V, 20kHzの正弦波、出力負荷を2Ω(20V, 12Aの出力)とした場合を

それぞれシミュレートしています。

電流制限の発振防止用RCが1kΩと1uFなので、

時定数1k x 1u = 1msとなるため、

フォルトイベントの検出に1msほどかかるようです。

電流制限の動作としてはアンラッチとなっています。

 

オーディオパワーアンプ用MOSFETの選択

オーディオパワーアンプにMOSFETを用いる場合、

熱安定性を考慮するとバイアスは1A前後がかけられるSOAと

PD 100W程度、Vds 100V, ZTCが6A程度のものが扱いやすいのですが、

SiC MOSFETやUHC MOSFETの中から見つけるのは大変です。

 

ここでは、Rohm SCT2450KEFarichild FQH44N10をあげておきます。

それぞれ、バイアスはSCT2450KEで800mA、FQH44N10で1.33Aで良さそうです。

 

SCT2450KEは、入力容量(Ciss)が463pFと低めですが、

トランスコンダクタンス(gfs)が1Sしかないため、

歪率はTHD20 = 0.02%程度になりそうです。

 

FQH44N10は、Ciss = 1800pFと大きめですが、

gfs = 31Sと非常に大きいため、

歪率はTHD20 = 0.008%程度になりそうです。

 

理想ダイオード電源用MOSFETの選定

オーディオアンプに利用するために、
TO-247パッケージでVdsが50V以上のMOSFETから
低オン抵抗で入力容量が小さくSOAが十分広いものを探すと、
FairchildのUltraFETかPowerTrenchのシリーズが見つかります。

どちらのシリーズも同期整流に使えるのですが、
UltraFETがDC/DC用(スイッチングレギュレータの周波数:100-400kHzが中心)で、
PowerTrenchがAC/DC用(商用電源の周波数:50/60Hz)といった感じのようです。

なので、理想ダイオード正負電源には、
FDH5500_F085(N-ch UltraFET Power MOSFET, 55V, 75A, 7mΩ)
FDH038AN08A1(N-ch PowerTrench MOSFET, 75V, 80A, 3.8mΩ)
が良さそうですが、
GaN MOSFETアンプでは、FDH038AN08A1を採用します。

一方で、UHC MOSFETアンプのパワー段には、
HUF75639G3(N-Channel UltraFET Power MOSFET 100 V, 56 A, 25 mΩ)
を採用します。(オーディオアンプのパワー段は0dB@1MHz程度)